SiRF筆經

時間：2020-11-27 14:12:45 筆試經驗我要投稿

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今天把rp消耗到其他地方上了，繼續寫筆經攢rp。。。

申的是IC design

1。什么是數字電路中的競爭與冒險，并舉例說明怎樣消除他們？

2。簡述latch和flip-flop的區別，rtl級描述中latch是如何產生的？

3。簡述模擬電路中負反饋的種類及其優點。

4。簡述IC設計從前端到后端的流程和相應的EDA工具。

5。多時鐘域設計中，如何處理跨時鐘域信號？

6。如下圖所示電路，1）假設存在positive clock skew為1ns，該電路能
運行的最高頻率是多少？2）該電路能容忍最大的positive clock skew
是多少？3）該電路能容忍最大的.negative clock skew是多少？

NOTE： a)positive clock skew, DFF2上的clock比DFF1上的來得晚
b)negative clock skew, DFF2上的clock比DFF1上的來得早

Tsetup=1ns, Thold=1ns, Tcq=1ns

┌──┐
┌────────────┤3ns │←───┬──────────────┐
↓ └──┘ ↓ │
┌──┐ ┌───┐ ┌──┐ ┌──┐ ┌──┐ ┌───┐│
│1ns ├─→│D Q│─┬→│1ns ├─→│2ns ├─→│1ns ├─→│D Q├┘
└──┘ │ │ │ └──┘ └──┘ └──┘ │ │
↑ │ │ │ ┌──┐ ┌──┐ ↑ │ │
│ ┌─→│>clk │ └→│4ns ├─→│3ns ├───┘ ┌─→│>clk │
│ │ └───┘ └┬─┘ └──┘ │ └───┘
│ │ DFF1 │ │ DFF2
└─┼───────────┘ │
├─────────────────────────┘
│
clk

7。鎖存器比寄存器省面積，那為什么在IC設計中通常使用寄存器？

8。 time-based，event-based和cycle-based仿真器分別指什么？舉幾個例子

9。當在電路中使用clock gate的時候需要注意什么?

10 下面哪種寫法會產生latch？為什么？

a) always@ (b or d
begin
case(d) //synopsys full_case
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end

b) always@ (b or d)
begin
a = b;
c = b;
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end

c) always@ (b or d)
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
default:
begin
a = b;
c = b;
end
endcase

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