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基于EMP 7128的數(shù)字式相位測量儀
摘要：分析了基于Altera公司CPLD芯片EMP7128SLC84-15進行相位測量的基本原理，給出了用EMP7128SLC8415進行相位測量的硬件實現(xiàn)電路及ＶＨＤＬ源程序。１ 器件簡介
ＥＭＰ ７１２８ＳＬＣ８４－１５是Ａｌｔｅｒａ公司的ＭＡＸ７０００Ｓ系列ＣＰＬＤ，它采用ＣＭＯＳ工藝，并以第二代矩陣結構為基礎，實際上也是一種基于Ｅ２ＰＲＯＭ的器件。ＥＭＰ ７１２８ＳＬＣ８４－１５有８４個引腳，其中５根用于ＩＳＰ（Ｉｎ Ｓｙｓｔｅｍ Ｐｒｏｇｒａｍｍａｂｌｅ）下載，可方便地對其進行在系統(tǒng)編程。此器件內集成了６０００門，其中典型可用門為２５００個，有１２８個邏輯單元，６０個可用Ｉ／Ｏ口，可單獨配置為輸入、輸出及雙向工作方式，２個全局時鐘及一個全局使能端和一個全局清除端。ＥＭＰ ７１２８ＳＬＣ８４－１５支持多電壓工作，其傳輸延時為７．５ｎｓ，最高工作頻率高達１２５ＭＨｚ，并支持多種編程方式，同時可利用Ａｌｔｅｒａ公司的第三代開發(fā)軟件Ｍａｘ＋ＰｌｕｓＩＩ方便地進行仿真、綜合和下載。
２ 系統(tǒng)工作原理
圖１所示是一個數(shù)字式相位測量儀的系統(tǒng)工作示意圖。圖中，輸入的比較信號ｂ與參照信號ａ，經(jīng)參數(shù)相同的整形電路變換為正方波后，將兩個方波進行異或（在ＣＰＬＤ中完成），同時與測得信號的頻率ｆ（由ＣＰＬＤ設計一頻率計完成）再異或，然后將得到的信號經(jīng)２ｆ倍頻，再將此信號作為閘門，并在其高電平時段利用高頻時鐘ｆｃ進行計數(shù)，最后在下降沿時將計數(shù)值讀出并設為Ｎ，則相位為：
Ｐｈａｓｅ＝１８０ °Ｎ／ｆｃ
該相位測量儀表系統(tǒng)除整形電路外，其余均可由ＣＰＬＤ完成。計數(shù)所使用的晶振頻率為４ＭＨｚ時?此系統(tǒng)的分辨率為１８０°／（４×１０６）＝（４．５×１０－５）°。
３ 基于ＣＰＬＤ的程序設計
設計系統(tǒng)軟件時?運用ＶＨＤＬ語言，可將系統(tǒng)分為頻率計、分頻器、相位計數(shù)器３個子模塊，現(xiàn)對其分別進行描述：
(１)頻率計
ｌｉｂｒａｒｙ ｉｅｅｅ;
ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ；
ｅｎｔｉｔｙ ｆｃｏｕｎｔｅｒ ｉｓ
ｐｏｒｔ(ｓｉｇ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－輸入信號
ｃｌｋ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－０．５Ｈｚ的閘門信號，可由晶振分頻得到
ｃｏｕｎｔｅｒ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０));?
－－計數(shù)輸出
ｅｎｄ;
ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｆｃｏｕｎｔｅｒ ｉｓ
ｓｉｇｎａｌ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);
ｂｅｇｉｎ
Ｐ１:ｐｒｏｃｅｓｓ(ｓｉｇ)
ｂｅｇｉｎ
ｉｆ ｓｉｇ＇ｅｖｅｎｔ ａｎｄ ｓｉｇ＝‘１’ｔｈｅｎ
ｉｆ ｃｌｋ＝‘１’ ｔｈｅｎ
ｔｅｍｐ＜＝ｔｅｍｐ＋１; －－在閘門的高電平時段計數(shù)
ｅｌｓｅ
ｔｅｍｐ＜＝“００００００００００００００００００００”?
－－在閘門的低電平時段清零
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ Ｐ１;
Ｐ２?ｐｒｏｃｅｓｓ(ｃｌｋ)
ｂｅｇｉｎ
ｉｆ ｃｌｋ′ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′０′ ｔｈｅｎ
ｃｏｕｎｔｅｒ＜＝ｔｅｍｐ;在閘門的下降沿將數(shù)據(jù)讀出
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ Ｐ２;
ｅｎｄ;
由于閘門采用的是０．５Ｈｚ的方波，因此?輸出數(shù)值即為頻率值。
(２) 分頻模塊
通過此模塊可對頻率計得到的頻率進行分頻，也可在異或后再分頻得到頻率為０．５Ｈｚ的矩形波。
ｌｉｂｒａｒｙ ｉｅｅｅ;
ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ;
ｅｎｔｉｔｙ ｆｅｎ ｉｓ
ｐｏｒｔ(ｑｉｎ:ｉｎ ｓｔｄ_ｌｏｇｉｃ ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);－－連接頻率計輸出的頻率值
ｑｏｕｔ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);
ｅｎｄ;
ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｆｅｎ ｉｓ
ｓｉｇｎａｌ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);
ｓｉｇｎａｌ ａ:ｓｔｄ_ｌｏｇｉｃ;
ｂｅｇｉｎ
ｐｒｏｃｅｓｓ(ｔｅｍｐ)
ｂｅｇｉｎ
ｉｆ ｔｅｍｐ＜ｑｉｎ ｔｈｅｎ
ｔｅｍｐ＜＝ｔｅｍｐ＋１;
ｅｌｓｅ
ｔｅｍｐ＜＝“００００００００００００００００００００”;
ａ＜＝ｎｏｔ ａ;
ｅｎｄ ｉｆ;
ｑｏｕｔ＜＝ａ; －－進行２ｆ倍分頻
ｅｎｄ ｐｒｏｃｅｓｓ;
ｅｎｄ;
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