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基于CPLD的三相多波形函數發生器設計
摘要：介紹了基于可編程邏輯器件CPLD和直接數字頻率合成技術（DDS）的三相多波形函數發生器的基本原理，并在此基礎上給出了基于CPLD的各模塊設計方法及其VHDL源程序。１ 引言
直接數字頻率合成 ?Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｓ ，ＤＤＳ?是２０世紀６０年代末出現的第三代頻率合成技術。該技術從相位概念出發，以Ｎｙｑｕｉｓｔ時域采樣定理為基礎，在時域中進行頻率合成。ＤＤＳ頻率轉換速度快，頻率分辨率高，并在頻率轉換時可保持相位的連續，因而易于實現多種調制功能。ＤＤＳ是全數字化技術，其幅度、相位、頻率均可實現程控，并可通過更換波形數據靈活實現任意波形。此外，ＤＤＳ易于單片集成，體積小，價格低，功耗小，因此ＤＤＳ技術近年來得到了飛速發展，其應用也越來越廣泛。
基于ＣＰＬＤ和ＤＤＳ技術的函數發生器可以實現信號波形的多樣化，而且方便可靠，簡單經濟，系統易于擴展，同時可大大提高輸出信號的帶寬。
２ 系統原理
２．１ ＣＰＬＤ內部設計
ＣＰＬＤ的內部結構框圖如圖１所示，圖中，首先由控制寄存器將外部控制器（如單片機）送入的數據轉換為頻率和幅度控制字；然后再由分頻器根據頻率控制字進行分頻并將輸出作為尋址計數器的時鐘；尋址計數器的尋址空間為３６０字節，可對ＲＯＭ中的查找表進行尋址；而通過模３６０加法器可以產生１２０°的相位差。
２．２ ＣＰＬＤ的外圍電路
圖２所示是ＣＰＬＤ的外圍電路連接圖。圖中，ＣＰＬＤ幅度控制字經Ｄ／Ａ轉換輸出后，可作為查找表輸出ＤＡＣ的參考電壓，該參考電壓可通過改變幅度控制字來進行改變，從而改變輸出信號的幅度。
３ ＣＰＬＤ各模塊的設計
３．１ 控制寄存器的設計
控制寄存器設計主要是將外部控制器輸入的數據轉換為頻率和幅度控制字。其程序代碼如下：
－－／／／／／／／／／／／／調庫／／／／／／／／／／／／－－
ｅｎｔｉｔｙ ｃｏｎｔｒｏｌｌｅｒ ｉｓ
ｐｏｒｔ（ｃｌｋ:ｉｎ ｓｔｄ_ｌｏｇｉｃ；
ｄａｔａｉｎ:ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ａｄ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(1６ ｄｏｗｎ ｔｏ ０);
ｆｒｅｑ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０));
ｅｎｄ;
ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａｆｌｏｗ ｏｆ ｃｏｎｔｒｏｌｌｅｒ ｉｓ
ｓｉｇｎａｌ ｏｕｔ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０);
ｂｅｇｉｎ
ｓ２ｐ:ｐｒｏｃｅｓｓ(ｃｌｋ,ｄａｔａｉｎ)
ｖａｒｉａｂｌｅ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０);?
ｂｅｇｉｎ
ｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ
ｔｅｍｐ:＝ｔｅｍｐ(１５ ｄｏｗｎ ｔｏ ０)＆ｄａｔａｉｎ;
ｅｎｄ ｉｆ;
ｏｕｔ１＜＝ｔｅｍｐ;
ｅｎｄ ｐｒｏｃｅｓｓ ｓ２ｐ;
ｍｕｘ:ｐｒｏｃｅｓｓ(ｏｕｔ１(１６))
ｂｅｇｉｎ
ｉｆ ｏｕｔ１(１６)＝‘１’ ｔｈｅｎ
ａｄ＜＝ｏｕｔ１(１５ ｄｏｗｎ ｔｏ ０); －－１號寄存器為幅度控制字
ｅｌｓｅ
ｆｒｅｑ＜＝ｏｕｔ１(１５ ｄｏｗｎｔｏ ０); －－０號寄存器為頻率控制字
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ ｍｕｘ;
ｅｎｄ;
圖3
３．２ 分頻比可變的分頻器模塊設計
該設計主要是根據頻率控制字決定分頻倍數，從而輸出與頻率控制字相對應的頻率時鐘，此模塊的輸出可作為尋址計數器的時鐘。具體代碼如下：
ｐｒｏｃｅｓｓ?ｃｌｋ? －－ｃｌｋ為外部時鐘（如晶振）
ｖａｒｉａｂｌｅ ｔｅｍｐ,ｆｅｎ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０);?
ｃｏｎｓｔａｎｔ ｔｅｍｐ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０):＝“１１１１１１１１１１１１１１１１”;
ｖａｒｉａｂｌｅ ａ:ｓｔｄ_ｌｏｇｉｃ;
ｂｅｇｉｎ
ｆｅｎ:＝ｔｅｍｐ１－ｆｅｎ_ｉｎ; －－使分頻后的頻率正比于頻率控制字
ｉｆ ｃｌｋ＝‘１’ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ ｔｈｅｎ
ｉｆ ｔｅｍｐ＝(‘０’＆ｆｅｎ（１５ ｄｏｗｎ ｔｏ １）) ｔｈｅｎ －－相當于除２運算
ａ:＝ｎｏｔ ａ;
ｔｅｍｐ:＝ｔｅｍｐ＋１;
ｅｌｓｉｆ ｔｅｍｐ＝ｆｅｎ ｔｈｅｎ
ａ:＝ｎｏｔ ａ;
ｔｅｍｐ:＝“００００００００００００００００”;
ｅｌｓｅ
ｔｅｍｐ:＝ｔｅｍｐ＋１;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｆｅｎ ｏｕｔ＜＝ａ; －－ｆｅｎ ｏｕｔ 為輸入時鐘的頻率ｆｅｎ倍分頻
ｅｎｄ ｐｒｏｃｅｓｓ;
３．３ 尋址計數器設計
尋址計數器主要用于產生對ＲＯＭ尋址輸出波形數據的尋址信號，尋址空間為３６０字節，具體的程序代碼如下：
ｐｒｏｃｅｓｓ(ｃｌｋ)
ｖａｒｉａｂｌｅ ｔｅｍｐ:ｉｎｔｅｇｅｒ ｒａｎｇ
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