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基于FPGA的正弦信號(hào)源設(shè)計(jì)
全部作者： 胡開(kāi)勝 第1作者單位： 中國(guó)石油大學(xué)（北京）機(jī)電工程學(xué)院 論文摘要： 目前高精度信號(hào)源在諸多領(lǐng)域有著廣泛應(yīng)用。但傳統(tǒng)信號(hào)源的實(shí)現(xiàn)過(guò)多依賴硬件，而且外圍電路過(guò)于復(fù)雜，調(diào)試過(guò)程比較麻煩，不容易修改和升級(jí)。基于上述幾個(gè)方面的考慮，本文嘗試用VHDL以軟代硬的方法來(lái)設(shè)計(jì)1個(gè)正弦信號(hào)源，讓其幅度和頻率可控。 本文利用VHDL設(shè)計(jì)實(shí)現(xiàn)了頻率和幅度可控的正弦信號(hào)產(chǎn)生器，其中介紹了實(shí)現(xiàn)的基本原理，說(shuō)明了其內(nèi)部結(jié)構(gòu)和軟件流程，簡(jiǎn)要指出了器件的選擇依據(jù)，最后給出了仿真波形。同時(shí)闡述了設(shè)計(jì)的思路和實(shí)現(xiàn)方法。經(jīng)過(guò)設(shè)計(jì)和測(cè)試，輸出波形達(dá)到了技術(shù)要求，且整個(gè)系統(tǒng)結(jié)構(gòu)緊湊、電路簡(jiǎn)單、控制靈活、穩(wěn)定可靠、可擴(kuò)展性強(qiáng)，與傳統(tǒng)的設(shè)計(jì)方法相比簡(jiǎn)便易修改。 關(guān)鍵詞： FPGA；VHDL；正弦信號(hào)源；設(shè)計(jì) (瀏覽全文) 發(fā)表日期： 2008年03月14日 同行評(píng)議：
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