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AMD GPU ASIC Design Engineer筆試題
嗯,今天去參加AMD筆試了,從這里學(xué)到了很多,俺今天也注個(gè)號(hào),貢獻(xiàn)下,廢話(huà)不多說(shuō)了,直接貼題,總共10題.
1.寫(xiě)出clkinv 與通常的inv的區(qū)別.
2.畫(huà)出門(mén)控時(shí)鐘單元電路圖,并說(shuō)明其作用.
3.系統(tǒng)工作的最大時(shí)鐘頻率是否由Hold time決定，并說(shuō)明理由.
4.列出幾種cache,并說(shuō)出pros 和 cons.(大概,沒(méi)看明白)
5.A,B,C,D都為32位數(shù)據(jù),如果A+B的延時(shí)為1ns,那么A+B+C+D的延時(shí)可能為:
a 1.2ns b 1.8ns c 2ns d 3ns
6.下面電路是組合電路還是時(shí)序電路?并說(shuō)出電路的功能
module
input[31:0] din1;
input[4:0] din2;
input cntd1;
input sclk;
ouput dout1;
reg [31:0] a;
reg [31:0] d;
inter j;
always(a)
for(j=0;j<32;j=j+1)
a[31-j] = din1[j];
wire b[31:0]=cntd1?a:din1;
wire c[31:0]= b>>din2;
always(c)
for(j=0;j<32;j=j+1)
d[31-j] = c[j];
wire dout1=cntd1?d:c;
endmodule
7.用Verilog HDL/VHDL實(shí)現(xiàn)一個(gè)FSM,該FSM只需產(chǎn)生一個(gè)脈沖.
8.跨時(shí)鐘域電路該如何處理,如果采用異步FIFO,那么FIFO的最小深度是多少?
9.什么是setup time ,hold time,并畫(huà)出下面腳本的時(shí)序圖
a: set_multicycle_path 2 -setup -from chip/A_reg/cp -to chip/B_reg/d
b: set_multicycle_path 2 -setup -from chip/A_reg/cp -to chip/B_reg/d
set_multicycle_path 1 -hold -from chip/A_reg/cp -to chip/B_reg/d
10.用perl來(lái)regexp下面一組數(shù)據(jù)(大概,沒(méi)看明白)
4.5 4 3.5 3 2 1 0 -1 -2 -3 -3.5 -4 - 4.5
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