有限狀態(tài)機(jī)的VHDL優(yōu)化設(shè)計

有限狀態(tài)機(jī)的VHDL優(yōu)化設(shè)計

全部作者： 洪國璽 董輝 第1作者單位： 大連海事大學(xué)信息工程學(xué)院 論文摘要： 在數(shù)字邏輯設(shè)計中，會經(jīng)常遇到設(shè)計狀態(tài)機(jī)的問題。本文討論了設(shè)計狀態(tài)機(jī)應(yīng)注意的事項，比較不同結(jié)構(gòu)方式狀態(tài)機(jī)的優(yōu)缺點，給出了消除毛刺和優(yōu)化設(shè)計的有效途徑。 關(guān)鍵詞： 有限狀態(tài)機(jī) VHDL 描述方式 毛刺 (瀏覽全文) 發(fā)表日期： 2007年10月17日 同行評議：

本文的特點正像作者在摘要所敘述的，是討論了設(shè)計狀態(tài)機(jī)應(yīng)注意的事項，比較不同結(jié)構(gòu)方式狀態(tài)機(jī)的優(yōu)缺點，給出了消除毛刺和優(yōu)化設(shè)計的有效途徑。
作為科技學(xué)術(shù)論文，僅以討論與比較來作為研究的內(nèi)容，其研究水平太1般和普通，對讀者的參考作用太有限。建議繼續(xù)深入研究，以提高所作研究的學(xué)術(shù)價值。

綜合評價： 修改稿： 注：同行評議是由特聘的同行專家給出的評審意見，綜合評價是綜合專家對論文各要素的評議得出的數(shù)值，以1至5顆星顯示。

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